Modelsim

  • codereuse Создание reusable-code на Verilog

    Написание многократно используемого кода при проектировании цифровых устройств на Verilog Введение в reusable-code На заре …

    07.

    06.2014
  • SystemVerilog_logo Цифровой автомат на Verilog

    Цифровой автомат на Verilog с использованием подхода многократно используемого кода Данная статья является иллюстрацией к …

    07.

    06.2014
  • logo-verilog ALU на Verilog

    Простое арифметико-логическое устройство (ALU) на Verilog Пример написания reusable-кода к данной статье.   Задание. Спроектировать арифметико-логическое устройство …

    07.

    06.2014
  • test bench verilog TestBench в Verilog

    Для чего надо писать Тест Бенчи при программировании на Верилог     HDL язык Verilog …

    01.

    05.2014
  • soft processor ЛР8 > Разработка простого процессорного модуля на Verilog

    Тема: Разработка процессорного модуля, базовая структура и принципы работы, система команд  Структура курса лабораторных работ: …

    09.

    05.2013
  • Комбинационные устройства ЛР7 > Исследование многофункциональных устройств

    Тема: Разработка многофункциональных цифровых устройств на Verilog – мультиплексор, дешифратор семисегментного индикатора, буферный элемент с …

    08.

    05.2013
  • Конечный автомат ЛР6 > Исследование конечных автоматов

    Тема: Теория синхронных конечных автоматов. Автоматы Мили и Мура. Описание цифровых автоматов на Verilog  Структура …

    06.

    05.2013
  • Сумматор ЛР5 > Язык Verilog: Исследование арифметических устройств

    Тема: Краткие теоретические сведения по языку Verilog (продолжение) – иерархия проекта, подключение модулей, блокирующее и …

    05.

    05.2013
  • Комбинационное устройство ЛР3 > Реализация типовых комбинационных устройств

    Тема: Комбинационные устройства – мультиплексор, демультиплексор, шифратор (кодер), дешифратор (декодер).    Структура курса лабораторных работ: …

    29.

    04.2013
  • combinational device ЛР4 > Исследование последовательностных логических устройств: Операторы Verilog

    Тема: Verilog – время моделирования и временные задержки, операторы Verilog    Структура курса лабораторных работ: …

    27.

    04.2013