FAQ: Altera NIOS II процессорное ядро

eng_art_issue4_figure5

Характеристики процессорного ядра Altera NIOS II

Nios II является программным 32-разрядным процессором, который оптимизирован для реализации в FPGA производства компании Altera.

Характеристики процессорного ядра Nios II:

•    Загружаемая RISC архитектура с перестраиваемой конфигурацией

•    Полностью синхронный адрес и интерфейс шины данных

•    Разрядность данных 16 или 32 бита

•    Адресное пространство 128 кБайт и 8 ГБайт, соответственно

•    16-битная система команд

•    Малые требования к памяти

•    Совместимость со стандартными FLASH устройствами

•    Поддержка памяти на кристалле и внешней памяти

•    Архитектура конвейера с 5 стадиями

•    Одна команда выполняется за один цикл частоты

•    До 512 регистров общего назначения

•    Для ускорения обработки прерывания, доступ к регистрам осуществляется через окно в 32 регистра

•    64 векторных прерывания

•    Среда разработки программного обеспечения, основанная на GNU C/C++ и Eclipse IDE

•    Модуль отладки, обеспечивающий пуск, останов, пошаговую работу и трассировку процессора под управлением интегрированной среды разработки (IDE)

•    Возможность встраивания операционных систем MicroC/OS-II (Micrium), uCLinux и Nucleus Plus (ATI/Mentor)

•    Периферийные устройства на кристалле, настраиваемые пользователем

•    Универсальный асинхронный приёмопередатчик (UART), таймер, параллельный ввод-вывод (PIO), SRAM и интерфейс FLASH памяти

•    Последовательный периферийный интерфейс (SPI), модулятор ширины импульса (PWM), IDE контроллер диска, контроллер локальной сети 10/100 Ethernet на основе протокола CSMA-CD (MAC) и SDRAM контроллер

•    MegaWizard интерфейс, который конфигурирует ядро процессора, подключение шин и периферийные устройства

•    Генерирует периферийный модуль шины (PBM)

•    Назначает уровень IRQ и приоритеты

•    Назначает периферийные базовые адреса

•    Устанавливает параметры конфигурации ширины данных 8 бит, 16 бит и 32 бита (динамическая шина)

•    Конфигурирует периферийные состояния ожидания

 

Автор: Кирпач Д.І., 6 курс КЕОА, НТУУ”КПІ”