Огляд сімейства ALTERA Stratix V

Огляд пристроїв сімейства ALTERA Stratix V

28–нм. сімейство НВІС ПЛ Stratix V відрізняється високою швидкодією, високим ступенем інтеграції та зниженим у 30% порівняно зі НВІС ПЛ попереднього покоління сумарним енергоспоживанням. Це сімейство включає мікросхеми найбільшою на сьогоднішній день логічної ємності (~ 1 млн. еквівалентних логічних елементів). Мікросхеми цього сімейства містять апаратні IP–блоки (контролери інтерфейсів і зовнішньої пам’яті), DSP–блоки (апаратних блоків ЦОС) змінної точності і підтримують режим часткової реконфігурації.

Сімейство Stratix V складається з наступних підродин:

Stratix VE – не містить трансиверів і апаратних блоків PCIe, орієнтоване на завдання прототипування замовних цифрових мікросхем.

Stratix V GX – містить вбудовані трансивери з максимальною швидкістю передачі даних 14.1 Гбіт / с;

Stratix V GS – містить вбудовані трансивери з максимальною швидкістю передачі даних 14.1 Гбіт / с і орієнтоване на вирішення завдань ЦОС;

Stratix V GT – містить вбудовані трансивери з максимальною швидкістю передачі даних 28 Гбіт / с[4].

Пристрої Stratix засновані на 1,5–вольтному SRAM–процесі 0,13 мкм з шарами мідної металізації і з кількістю логічних елементів (LEs) в межах від 10 570 до 114 140. Сімейство Stratix має до 10 Мбіт вбудованого ОЗУ зі структурою пам’яті TriMatrix. Структура пам’яті TriMatrix оптимізована для високої швидкості читання і запису і має три розміри блоків пам’яті, призначених для різних застосувань. Пристрої Stratix включають в себе до 28 блоків обробки цифрових сигналів (DSP), які підвищують ефективність програм, що вимагають арифметичних операцій. Блоки DSP можуть бути включені як помножувачі або як помножувачі з накопиченням, що забезпечує збільшення ефективності при одночасному збільшенні швидкості обробки даних і істотно зберігає ресурс, займаний на кристалі проектом користувача. На кристалі також може знаходитися до 12 схем автопідстроювання частоти (PLLs). Ланцюги синхронізації можуть мати до 40 системних синхрочастот. Пристрої Stratix підтримують безліч стандартів вводу–виводу, як для передачі сигналів по одно–провідним сполучним лініям, так і по диференціальним лініям. Таким чином, дані пристрої знаходяться на новому рівні системної інтеграції для system–on–a–programmable–chip проектів (SOPC). Таблиця 1 описує основні характеристики пристроїв Stratix. У таблиці 2 показаний короткий огляд сімейства Stratix.

 

Таблиця 1

Характеристики Stratix [5]

Властивості  Опис
Швидкодіюча архітектура  Нова структура маршрутизації, яка забезпечує нову методологію проектування системи, основану на застосуванні часткових блоків для отримання максимальної продуктивності системи
Памʼять ТriMatrix Вбудовані блоки пам’яті RАМ трьох розмірів, маючі сумарний об’єм пам’яті до 10 Мбіт, смугу пропускання для пам’яті до 12 Тбіт / с при тактовій частоті передачі

даних більш ніж 300 МГц 

Блоки DSР Передбачувана продуктивність до 2,0 GМАСS на блок DSР при 250 МГц 
Високошвидкісні стандарти вводу–виводу і швидкодіючі інтерфейси Підтримка для швидкодіючих стандартів вводу–виводу і швидкодіючих інтерфейсів типу 10 Гбіт Elhernet (ХSВI), SF1–4, Р0S–РНY Level 4, НурегТгаnsроrt Rapid IO і UTOPIA Level 4 до швидкості 840 Мбіт / с, так само, як і підтримка для розширених інтерфейсів зовнішніх пристроїв пам’яті
Схема керування синхрочастотою До 40 системних синхрочастот і до 12 РLLs з функціями перемикання синхрочастоти, реконфігурації РLL, тактування із зменшеним випромінюванням, синтез частоти, програмована затримка і зсув частоти
Технологія Тerminator Установка на кристалі режимів послідовного, паралельного та диференціального термінування, програмування відповідного імпедансу драйвера
Дистанційна модифікація Можливість дистанційної модифікації конфігурації PLD в реальному маштабі часу
Скорочення вартості при переході до НагdСорy Скорочення вартості при переході від пристроїв Stratix до пристроїв НardСору.

 

Таблиця 2

Короткий огляд сімейства Stratix [5]

Feature EP1S10 EP1S20 EP1S25 EP1S30 EP1S40 | EP1S60 EP1S80 EP1S120
LEs 10570 18460 25 660 32 470 41 250 57120 79040 114140
M512 RAM Blocks (512 bits + parity) 94 194 224 295 384 574 767 1,118
M4K RAM Blocks (4 Kbits + party) 60 82 138 171 183 292 364 520
MegaRAM Blocks (512 Kbits + parity) 2 2 9 12
Total RAM Bits 920,448 1,669,248 1,944,576 3,317,184 3,423744 5,215,104 7,427,520 10,118,016
DSP Blocks 6 10 10 12 14 18 22 28
Embedded Multipliers* 48 80 80 96 112 144 176 224
PLLs 6 6 10 12 12 12 12
Maximum User I/O Pins 422 582 702 726 818 1,018 1,234 1,310
Available Packages 672–Pin Ball–Grid Array 672–Pin 780–Pin

FineLine BGA

672–Pin BGA 672–Pin 780–Pin FineLine BGA 672–Pin BGA 672–Pin 780–Pin 1,020–Pin FineLine BGA 956–Pin BGA 780–Pin 1,020–Pin FineLine BGA 956–Pin BGA 1,020–Pin 1,508–Pin FineLine BGA 956–Pin BGA 1,020–Pin 1,508–Pin FineLine BGA 956–Pin BGA 1,508–Pin 1,923–Pin FineLine

BGA

1,923–Pin FineLine

BGA

Device availability Now Q42002 Now Q4 2002 Q4 2002 First half of 2002 September 2002 First half of 2002

 

Оскільки загальна продуктивність пристрою Stratix значно збільшилася і, крім того, застосування блоків DSP дозволило значно підвищити продуктивність саме за додатками цифрової обробки сигналів, то необхідно більш детально зупинитися на порівнянні рішень, застосовуваних для обробки додатків DSP. Розробники, реалізуючи різні додатки DSP, можуть здійснити обробку сигналів на наступних апаратних засобах: процесори DSP, ASSP, ASIC і PLD[5].

Логічний елемент в архітектурі Stratix V

Найменший блок логіки в архітектурі Stratix–логічний елемент (LE рис. 2). Він забезпечує розширені можливості в порівнянні з традиційним логічним елементом. Кожен елемент, як і в попередніх серіях пристроїв, містить чотирьохвходову таблицю LUT, яка є функціональним генератором, і може здійснювати будь–яку функцію з чотирьох змінних. Крім того, кожен елемент містить програмований регістр і ланцюжок перенесення зі здатністю вибору переносу.

Рис. 1 Базова логічна ланка[5]

Тепер про відмінності від LE, що застосовувалися в попередніх серіях. На вхід ланцюга перенесення надходить не тільки основний сигнал від іншої LE–Lab Саrrу–In, а й ще два сигнали–Carry–In 0 і Carry–In 1. Схема управління вибирає потрібний сигнал, і, таким чином, прискорюється процес формування переносу в довгому ланцюжку. Ланцюг перенесення так само формує основний вихідний сигнал перенесення, як у попередніх серіях пристроїв, і, крім цього, формує ще два сигнали – Carry – Out 0 і Carry–Out 1.

Кожен LE передає свої сигнали по всіх лініях зв’язку: локальної лінії, по рядку, за стовпцем, по ланцюжку LUT, по ланцюжку регістрів і по прямих зв’язках.

Програмований регістр кожного LE може бути налаштований для роботи в режимі D, Т, JK або SR. Кожен регістр має вхід даних, асинхронні входи для завантаження даних, вхід синхрочастоти, вхід дозволу синхрочастоти, вхід скидання, і вхід асинхронного завантаження / передустановки. Глобальні сигнали, входи введення–виведення загального призначення або будь–яка внутрішня логіка можуть управляти синхрочастотою і сигналом скидання. Входами дозволу синхрочастоти, передустановки, асинхронного завантаження і асинхронними даними можуть керувати як входи введення–виведення загального призначення, так і внутрішня логіка.

Кожен LE має три виходи, які керують локальною лінією зв’язку, лінією зв’язку по рядку і по стовпцю. LUT або вихід регістра можуть управляти цими трьома виходами незалежно, тобто LUT може керувати одним виходом, в той час як регістр керує іншим виходом. Ця особливість, звана упаковкою регістра, покращує використання пристрою, тому що пристрій може використовувати регістр і LUT для різних незв’язаних функцій. Інший спеціальний пакувальний режим дозволяє виходу регістра подавати сигнали назад в LUT. Це забезпечує поліпшення розміщення проекту на кристалі[5].

Елемент вводу –виводу в Stratix

Елемент вводу–виводу, застосований в пристроях Stratix (рис. 3), також має значні відмінності від аналогічних елементів введення–виведення, що застосовувалися в попередніх серіях. Тепер елемент введення–виведення має кілька тригерів, що дозволяє підтримувати стандарти подвійної швидкості даних щодо частоти, стробуючої ці дані. Застосоване схемне рішення дозволяє більш компактно розміщувати проект на кристалі і збільшує продуктивність пристрою. До складу елемента вводу–виводу також входять ланцюги термінувания. Режим термінування описаний нижче.

Рис. 2 Структура вихідного елементу [5]

Сімейство пристроїв Stratix було розроблено для того, щоб задовольнити все більш зростаючі вимоги по смузі пропускання даних для швидкодіючих систем. Всі аспекти смуги пропускання збільшені: повна смуга пропускання пам’яті, смуга пропускання арифметичних блоків, що виконують програми DSP, смуга пропускання вводу–виводу і, як наслідок, загальна ефективність.

Значне підвищення продуктивності було досягнуто завдяки застосуванню нової структури маршрутизації – MultiTrack, яка має значно вищу ефективність, ніж будь–яка інша попередня архітектура.

Структура MultiTrack, яка об’єднує логічні блоки, пам’ять TriMatrix, блоки DSP і швидкодіючі інтерфейси введення–виведення являють собою кращу можливу системну інтеграцію для того, щоб відповідати всім вимогам систем з високою смугою пропускання[5].

Пам’ять TriMatrix в пристроях Stratix

Пристрої Stratix мають структуру пам’яті TriMatrix, складену з вбудованих блоків пам’яті RAM трьох розмірів. Блоки М512 мають 512 бітів пам’яті, блоки М4К – 4 кбіт, а блоки MegaRAM – 512 кбіт, причому кожен з них може бути налаштований так, щоб виконувати різні задані користувачем функції. У режимі двухпортовой пам’яті, блок RAM здатний виконувати будь–яку комбінацію одночасного читання і запису по кожному з її двох портів. У режимі змінної розрядності блок RAM може мати різну розрядність при читанні і запису. Всі блоки пам’яті в пристроях Stratix тепер повністю синхронні. Щоб ввести в схему регістри введення і виведення, немає необхідності використовувати додаткові ресурси, тому що для цієї мети можуть бути використані регістри введення–виведення блоку пам’яті Stratix.

У пристроях Stratix блоки RAM мають різні стани після включення живлення. У пристроях APEX і APEX II всі блоки RAM при включенні живлення або ініціалізуються, якщо використовується файл ініціалізації пам’яті (.MIF), або встановлюються в нуль. У пристрої Stratix виходи блоків RAM М512 і М4К при включенні живлення завжди встановлюються в нуль, навіть якщо використовується файл ініціалізації пам’яті (.MIF). Блоки пам’яті MegaRAM не підтримують файли ініціалізації пам’яті, тому вони не можуть бути ініціалізовані даними при завантаженні пристрою при включенні живлення. Виходи блоку MegaRAM при включенні живлення завжди встановлюються у невідомий стан.

Функціональні можливості FIFO злегка відрізняються від пристроїв APEX і APEX II. Функції черги FIFO, реалізовані в пристроях Stratix, не підтримуватимуть одночасне читання і запис в порожню чергу FIFO. Режим LPM.SHOWAHEAD також не дозволений при розміщенні буфера FIFO в пристроях Stratix. Для пристрою APEX при виборі режиму роботи FIFO LPM.SHOWAHEAD буфер FIFO буде використовуватися в режимі «read–acknowledge», тобто перші дані, записані в FIFO, негайно будуть передані на вихід FIFO. Різниця в підтримці для цього режиму походить з синхронної природи нової структури RAM. Всі інші функції FIFO для пристроїв APEX і APEX II повністю сумісні з архітектурою Stratix.

Програмне забезпечення Quartus II підтримує режим переміщення проектів від пристроїв APEX і APEX II до пристроїв Stratix. Це значно спрощує процес перетворення функцій пам’яті до нової архітектури.

Кожен вбудований блок RAM в пам’яті TriMatrix використовується для різних додатків:

• Блоки М512 можуть використовуватися для FIFO невеликого об’єму;

• Блоки М4К можуть використовуватися, щоб зберігати дані, що надходять від багатоканальних протоколів введення–виведення;

• Блоки MegaRAM можуть використовуватися для додатків, що вимагають значних обсягів пам’яті, наприклад, буферизація протоколу Internet або як пам’ять для зберігання кодів вбудованого процесора Nios. Всі блоки пам’яті мають додаткові біти парності для контролю достовірності інформації, мають можливість працювати в режимі вбудованого регістра зсуву і змінної розрядності, а також підтримують режим перемикання синхрочастоти. Додатково блоки М4К і MegaRAM підтримують реальний двухпортовий режим і режим дозволу вибору байта для операцій запису.

Пам’ять пристрою ТriМаtrix має об’єм до 10 Мбіт і має смугу пропускання до 12 Тбіт / с – дані пристрої мають найвищу смугу пропускання пам’яті серед усіх сімейств PLD саме тому структура пам’яті ТriMatrix робить сімейство Stratix ідеальним вибором для рішень, що вимагають значних обсягів пам’яті (табл. 3)[1].

Таблиця 3 Блоки пам’яті Stratix [5]

Ім’я блока М512 М4К МеgаRАМ
Обʼєм памʼяті в блоці 512 біт 4 кбіт 512 кбіт
Число блоків До 1 118 До 520 До 12
Функції, які виконуються блоком Регістр зсуву 
Буфер FIFO невеликого обʼєму

Лінія затримки для фільтру FIR

Обробка пакету ланки АТМ

Ланка памʼяті для запомʼятовування заголовків пакетів

Виконання функцій, необхідних для роботи с каналом передачі даних

Память програм для вбудованих процесорів 

Буферізація пакету ІР

Системний кеш

Буфер для відеофрейму

Память даних для ехознешкоджувача

Пам`ять кодів для вбудованих процесорів

Блоки DSP в Stratix V

Програмовані блоки DSP в пристроях Stratix – це швидкодіючі вбудовані арифметичні блоки, які оптимізовані для широкого спектру доданків: телекомунікацій, систем обробки мови і мультимедіа. Такі блоки особливо необхідні в задачах, які вимагають високої продуктивності при обробці даних. Блоки DSP можуть здійснювати ряд типових функцій DSP, наприклад, фільтр з кінцевою імпульсною характеристикою (FIR), функцію швидкого перетворення Фур’є (FFT).

Блоки DSP значно підвищують ефективність виконання програм, що вимагають великого обсягу арифметичних обчислень. При цьому не витрачаються інші ресурси кристала, наприклад логічні комірки. Застосування блоків DSP для здійснення обчислювальних операцій дозволяє отримати високопродуктивну систему. Блоки DSP Stratix складаються з апаратних помножувачів, суматорів–віднімачів, акумуляторів і реєстрового конвеєра. Вони можуть працювати на частотах до 250 МГц, забезпечуючи при цьому ефективну продуктивність до 2.0 GMACS на блок DSP. Пристрій, що має до 28 блоків DSP, може забезпечити сумарну продуктивність, більш ніж в 10 разів перевищуючу продуктивність передових сигнальних процесорів.

Оскільки блоки DSP в пристрої Stratix розташовані в окремо виділеній схемі (рис. 4), то вони можуть розвивати максимальну продуктивність.

Рис. 3 Архітектура блока DSP [5]

Кожен пристрій Stratix має дві колонки блоків DSP, які ефективно здійснюють множення, множення з накопиченням (MAC) і функції фільтрування. Кожен блок DSP може бути налаштований так, щоб підтримати множення 9×9, 18×18 і 36×36. Сигнали з виходів помножувачів можуть бути подані на суматор або блок акумулятора, залежно від експлуатаційного режиму блоку DSP. Крім того, можна використовувати вхідні регістри блоку DSP як регістри зсуву для ефективної роботи в задачах типу фільтра FIR. При збільшенні числа логічних осередків у пристрої пропорційно збільшується і число блоків DSP в кожній колонці (табл. 4)[5].

Таблиця 4

Можливості блоку DSP [5]

Програмований

елемент

Виконувані функції
Множник  множення 9×9,18х 18 і 36×36;

арифметика с плаваючою точкою;

знакові і беззнакові операції; повна точність всіх режимів;

додатковий регістр зсуву на вході

Суматор–віднімач, акумулятор динамічне перемикання між режимом суматора і віднімача; 9,18 або 36–бітові операції для суматора і віднімача; акумулятор на 52 біт; знакові і беззнакові операції
Блок сумування  сумування до чотирьох значень в одному циклі синхрочастот
Комплексна функція зсуву регістр зсуву, перемикач, декодування

Стандарти введення виведення для високошвидкісних систем і швидкодіючі інтерфейси в архітектурі Stratix V

Пристрої Stratix підтримують ряд стандартів вводу–виводу з передачі сигналів – як по однопровідних лініях зв’язку, так і диференційованими лініями. Це дозволяє легко пов’язувати пристрої Stratix по різних інтерфейсах з об’єднавчими платами, з шинами хост–процесорів, з пристроями пам’яті і тривимірними графічними контролерами. Проектувальники можуть використовувати сукупну смугу пропускання пристроїв Stratix до 600 Гбіт / с і доступ до 116 швидкодіючих каналів введення–виведення. Кожен з цих каналів введення–виведення має виділені схеми перетворення паралельного інтерфейсу в послідовний і навпаки–serializer/deserializer (SERDES) – для підтримки швидкодіючих стандартів інтерфейсу (табл. 5). Ця підтримка робить пристрої Stratix ідеальним рішенням для закінченою системної інтеграції.

 

Таблиця 5

Стандарти вводу–виводу і інтерфейси, які підтримуються пристроями Stratix [5]

Найменування Стандарти вводу–виводу для однопровідної лінії звʼязку Стандарти вводу–виводу для диференційованої лінії звʼязку Інтерфейси зовнішньої памʼяті
Електричні стандарти LVTTL, LVCMOS, SSTL, HSTL, PCI–X, CTT, AGP, GTL+ LVDS, LVPECL,

HyperTransport, PCML

SSTL–2, SSTL–3, SSTL–18, HSTL Class 1 & II, Differential SSTL, Differential HSTL
Виділений ланцюг  Terminator technology on–chip termination PCI compliant LVDS Dedicated SERDES Differential I/O buffers Data realignment Dedicated DDR Dedicated DQS DDR timing Dedicated I/ O registers
Інтелектуальна власність Altera (ІР) і зразкові проекти PCI–X 32–/64–Bit PCI CSIX Direct memory access (DMA) controller Universal serial bus (USB) controler POS–PHY Level 4

UTOPIA Level 4

Rexbus Level 4 HyperTransport RapidIO

DDR SDRAM controller

Single data rate (SDR)

SDRAM controller

DDR FCRAM controller

Quad data rate (QDR)

SRAM controller

ZBT RAM controller

Пристрої Stratix підтримують формат передачі даних True–LVDS для зв’язку по інтерфейсах LVDS, LVPECL, PCML, і Hyper–Transport для диференційованих стандартів вводу–виводу, а також для диференційованих сигналів по HSTL і SSTL. Сімейство пристрої Stratix має до 116 швидкодіючих диференційованих входів і 116 каналів диференційованих виходів, а також до 80 каналів, оптимізованих для операцій на 840 Мбіт / с.

Пристрої Stratix підтримують стандарти вводу–виводу для однопровідних сигналів типу LVTTL, LVCMOS, SSTL, HSTL, GTL, GTL +, PCI–X, AGP і СТТ для зв’язку з іншими пристроями на платі. Пристрої, що використовують однопровідні стандарти введення–виведення, забезпечують більш високе навантаження при роботі, ніж працюючі за диференційованими стандартам, і тому вони необхідні при роботі з сучасними пристроями пам’яті, типу пам’яті з подвійною швидкістю читання даних (DDR) SDRAM і з пристроями пам’яті SRAM, що мають нульовий час для розвороту шини при читанні (zerobus turnaround–ZBT).

Altera продовжує лідирувати у підтримці швидкодіючих інтерфейсів для диференціальних сигналів вводу–виводу у своїх пристроях. Пристрої Stratix підтримують широкий набір стандартів швидкодіючих інтерфейсів, включаючи стандарти 10 Гбіт Ethernet (XSBI), SFI–4, POS–PHY Level 4 (SPI–4 Phase 2), HyperTransport, RapidIO і UTOPIA IV. Розробники можуть використовувати інтелектуальну власність Altera – ядро мегафункцій (IP), щоб з’єднати ці мегафункціі через локальний інтерфейс Atlantic з іншими швидкодіючими інтерфейсами. Крім того, пристрої Stratix можуть підтримувати до чотирьох мостів з інтерфейсами високої смуги пропускання в одному пристрої (рис 5).

Рис. 4 Підтримка швидкодіючіх інтерфейсів на платі[5]

На додаток до пам’яті TriMatrix, розташованої на кристалі, пристрої Stratix забезпечують підтримку зовнішніх інтерфейсів пам’яті для зв’язку з додатковою пам’яттю даних, розташованої поза кристалу, задовольняючи при цьому все зростаючі вимоги щодо збільшення смуги пропускання пам’яті. Розробники можуть легко підключити пристрої Stratix до широкого діапазону пристроїв пам’яті самого останнього покоління, таких, як SRAM і DRAM, що виготовляються провідними виробниками мікросхем. Використовуючи можливості пристроїв Stratix і налаштуємі IP, проектувальники можуть інтегрувати пристрої пам’яті в складні системні проекти, що забезпечить ефективний доступ до даних і не вимагатиме збільшення часу розробки (табл. 6).

Таблиця 6

    Підтримка інтерфейсу зовнішньої пам’яті[5]    

Зовнішня пам’ять Максимальна швидкість передачі даних, Мбіт/c Максимальна синхрочастота памʼяті МГц
SDR SDRAM  200  200 
DDR SDRAM  400  200 
DDR FCRAM  400  200 
ZBT SRAM  200  200 
QDR SRAM  668  167 
QDRII SRAM  668  167 

Завдяки використанню нової архітектури, пристрої Stratix дозволяють проектувальникам проводити розробку всього проекту на основі окремих блоків, налагоджених і оптимізованих за швидкодією. Ця архітектура дає можливість досягти більшої ефективності та високої смуги пропускання даних при розробці проектів[5].

Архітектурні удосконалення в Stratix V

Сімейство пристроїв Stratiх засноване на новій архітектурі, що дозволяє досягти нових рівнів системної інтеграції. При використанні методології проекту LogicLock спрощується важкий процес інтеграції проекту, який тепер може базуватися на розробці попередньо оптимізованих для максимальної продуктивності окремих частин.

Нова архітектура заснована на внутрімікросхемних лініях зв’язку MultiТrack, виконаних за технологією DirectDrive. Лінії зв’язку MultiТrack складаються з безперервних оптимізованих по продуктивності ліній маршрутизації різної довжини, що використовуються для міжблочних і внутрішньоблокових зв’язків проекту. Технологія DirectDrive – детермінована технологія маршрутизації, яка гарантує ідентичне використання ресурсу маршрутизації для будь–якої функції, незалежно від її розміщення в межах пристрою. Або, іншими словами, будь–який блок, який буде попередньо налагоджений і оптимізований, завдяки технології DirectDrive буде мати ті ж самі характеристики по швидкодії при його інтеграції в систему, в якій би частині кристала він не знаходився. Ці два нових архітектурних удосконалення спрощують системну стадію інтеграції проекту на основі блоку, усуваючи віднімаючі багато часу цикли повторної оптимізації всієї системи, які зазвичай йдуть за будь–якими змінами та доповненнями проекту.

Пристрої Stratix мають на кристалі до 12 блоків PLL і до 40 системних ланцюгів синхрочастот для того, щоб задовольнити вимогам системи, проектованої користувачем. Ці пристрої – перші PLD, в яких на кристалі розташовані блоки PLL, що дозволяють гнучко управляти синхроімпульсами на системному рівні. Аналогічні схемні рішення до цього застосовувалися тільки у високоякісних дискретних пристроях PLL

Пристрої Stratix пропонують два типи PLL вдосконалені PLL, які підтримують розширені можливості щодо застосування, наприклад: зовнішній зворотній зв’язок, перемикач синхрочастот, реконфігурація PLL, тактування з розподіленим спектром поширення та інші, а також швидкі PLL, які оптимізовані для швидкодіючих диференціальних інтерфейсів вводу–виведення і можуть використовуватися для тактування загального призначення.

У швидкодіючих цифрових проектах через збільшення системних швидкостей і скорочення тривалості фронтів синхросигналів пред’являються підвищені вимоги до передачі сигналів без спотворення форми. Розробники повинні відповідним чином узгодити як однопровідні, так і диференційовані лінії зв’язку, щоб уникнути спотворень сигналів при передачі. Традиційно проектувальники використовують резистори узгодження (термінування), розташовані на друкованій платі, для того, щоб досягти належного узгодження сигналу. Однак ці резистори займають на друкованій платі досить багато місця і можуть все ж викликати відзеркалення сигналу. Ці відзеркалення зазвичай відбуваються, коли резистор узгодження знаходиться дуже далеко від кінця лінії передачі.

Технологія термінування в пристроях Stratix являє собою розміщені на кристалі резистори термінування, які можуть утворювати схему послідовного, паралельного та диференційованого термінування і узгодження імпедансу драйвера. Відповідний імпеданс драйвера необхідний для максимальної системної ефективності, так як він дозволяє домогтися скорочення відображень сигналу і покращує форму сигналу при роботі на довгій лінії зв’язку (рис 5). Два зовнішніх задають резистора (RUP і RDN) використовуються як опорні резистори для одного банку VCCIO. Резистор RUP підтягнуть до живлення, пов’язаного з VCCIO, а резистор RDN пов’язаний з GND. Технологія термінування контролює значення цих двох опорних резисторів і використовує отримане значення, щоб підтягувати внутрішню схему термінування до того ж самого імпедансу. Крім того, технологія термінування дає компенсацію по напрузі живлення, температурі і т. д. Ця схема безперервно калібрує внутрішні резистори термінування під час нормальної роботи пристрою. Технологія термінування підтримує один тип стандарту введення–виведення для одного банку введення–виведення.

Рис. 5 Технологія термінування покращує форму сигналу[5]

Термінування на кристалі також звільняє місце на друкованій платі і спрощує її конструювання, мінімізуючи число зовнішніх резисторів в порівнянні з іншими методами термінування (рис. 7). Щоб забезпечувати постійне калібрування внутрішніх значень резистора, технологія термінування використовує два зовнішніх еталонних резистора на кожен банк вводу–виводу і контролює значення цих резисторів[5].

Рис. 6 Технологія термінування спрощує розміщення компонентів на платі[5]

 

Список використаних джерел

1. AllHDL — FPGA&CPLD [ Електронний ресурс]. 

2. Илья Тарасов. Реконфигурируемые элементы. // Открытые системы. —2011. — №5.

3. ASIC Википедия [ Електронний ресурс]. 

4. СБИС ПЛ семейства Stratix V [ Електронний ресурс]. 

5. Каршенбойм И.Г. Stratix — новый уровень системной интеграции от Altera / И. Г. Каршенбойм // Компоненты и технологии. — 2002. — №8.

6. Технология устройств CPLD [ Електронний ресурс].

Автор: Попов Ю.І., ДК-11, КЕОА, ФЕЛ, НТУУ «КПІ».